TSMC가 1.6nm 세대의 반도체 제조 프로세스 'A16'을 2026년 중 양산 개시한다고 발표

TSMC가 1.6nm 세대의 반도체 제조 프로세스 'A16'을 2026년 중 양산 개시한다고 발표했다

반도체 제조기업 TSMC가 2024년 4월 24일 개최된 심포지엄 'North America Technology Symposium 2024'에서 1.6nm 세대의 반도체 제조 프로세스 'A16'의 양산을 2026년에 개시할 예정이라고 밝혔습니다.

TSMC는 A16 프로세스를 2026년에 양산 개시할 예정입니다. A16은 이미 양산 중인 3nm 세대의 'N3E'와 2025년 후반 양산 개시가 될 2nm 세대의 N2 프로세스에 이은 차세대 프로세스가 됩니다.

A16은, TSMC의 최첨단이 되는 「나노시트 트랜지스터」를 채용하고 있습니다. 나노시트 트랜지스터는 기존 FinFET 트랜지스터와 비교해 보다 우수한 전기적 특성과 제어성을 제공하기 때문에 트랜지스터 크기를 줄이면서 성능과 전력효율을 향상할 수 있는 것이 포인트입니다.

또, A16은, 「Super Power Rail」이라고 하는 아키텍처를 채용하고 있는 것이 특징입니다. 이 Super Power Rail은 칩 뒷면에 전용전력 레일을 배치함으로써 전력공급 성능을 향상시킨다고 합니다. 이를 통해 표면의 배선 리소스를 신호배선에 특화할 수 있어 복잡한 신호회로가 필요한 설계에 유리합니다.

A16은 고밀도 전력공급 네트워크를 갖추고 있어 AI 액셀러레이터와 같은 전력을 대량으로 소비하는 칩에도 적합합니다. TSMC에 따르면 2nm 공정 세대의 N2P 공정과 비교하여 A16은 동일한 VDD(양의 전원전압)로 8~10%의 속도 향상, 동일한 속도로 15~20%의 소비전력 절감을 하고 있다고 하며, 데이터센터 제품에서는 최대 1.10배의 칩 밀도 향상도 가능하다고 합니다.

또, TSMC는 N2 프로세스에 도입 예정인 기술 「TSMC NanoFlex」를 발표했습니다. TSMC NanoFlex는 N2 프로세스의 표준 셀에 면적이 작고 뛰어난 전력 효율을 목표로 하는 '쇼트 셀'과 퍼포먼스의 최대화를 목표로 하는 '톨 셀' 두 종류를 준비합니다. 칩 설계자는 고성능을 필요로 하는 설계 블록에서는 톨셀을 많이 사용하고, 저소비전력을 중시하는 부분에서는 쇼트셀을 많이 배치하는 등 동일한 설계 블록 내에서 쇼트셀과 톨셀을 조합함으로써 애플리케이션별로 최적의 퍼포먼스를 실현할 수 있게 된다는 것입니다.

그리고 TSMC는 5nm 세대의 N4P 프로세스 확장판인 'N4C'를 2025년 양산 개시할 예정이라고 밝혔습니다. N4C는 N4P와 완전히 호환성이 있는 룰을 채용하고 있기 때문에, N4P로부터 N4C에의 이행에 드는 비용은 최소한으로 억제할 수 있다고 하는 것이 포인트입니다. 
동시에 N4C는 N4P와 비교해 최대 8.5%의 다이 코스트 삭감을 실현해, N4P와 비교해 동등한 기능을 가지는 칩을 보다 저비용으로 제조할 수 있게 된다고 합니다. 이 비용 절감은 다이 사이즈 축소에 의한 수율 향상에 의해 달성된다고 TSMC는 말하고 있습니다.

그리고 TSMC는 여러 개의 프로세서 코어와 High Bandwidth Memory(고대역폭 메모리) 스택을 나란히 배치하는 'CoWoS(Chip on Wafer on Substrate)', 여러 개의 칩을 수직으로 적층함으로써 고밀도이고 고성능인 시스템을 구현하는 'SoIC(System on Integrated Chips)', 300mm 웨이퍼 상에 대규모 다이 어레이를 배치하는 'TSMC-SoW(System-on-Wafer)'를 발표하습니다. 모두 보다 고밀도이고 고성능인 SoC를 설계하기 위한 선진 패키징 기술입니다.

TSMC는 AI 붐에 따른 데이터 전송의 폭발적인 증가를 지원하기 위해 COUPE(Compact Universal Photonic Engine)라는 기술을 개발하고 있다고 합니다. COUPE는 실리콘 포토닉스 통합기술로, 'SoIC-X 칩 스태킹'을 통해 포토닉스 다이 위에 전기 다이를 적층함으로써 다이 간 인터페이스에서의 최소 임피던스를 제공하며, 기존 스태킹 방법과 비교하여 에너지 효율을 향상시킵니다. COUPE는 2026년에는 CoWoS와 통합되어 CPO(Co-Packaged Optics)로 제공될 예정이라고 합니다.

또, TSMC는 자동차 전용의 기술로서 「InFO-oS」와 「CoWoS-R」를 발표했습니다. 모두 TSMC의 선진 기술을 자동차용으로 적응시킨 것으로, 2025년 4분기까지 AEC-Q100의 Grade2 인증을 취득하는 것을 목표로 하고 있다고 합니다.

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TSMC Celebrates 30th North America Technology Symposium with Innovations Powering AI with Silicon Leadership
https://pr.tsmc.com/japanese/news/3136

TSMC unveils 1.6nm process technology with backside power delivery, rivals Intel's competing design | Tom's Hardware
https://www.tomshardware.com/tech-industry/tsmc-unveils-16nm-process-technology-with-backside-power-delivery-rivals-intels-competing-design